搜索
更多>> 热门搜索:
当前位置:

OFweek显示网

LED显示

正文

基于cyclone EP1C6 的LED大屏设计方案

导读: 摘要:介绍了一种基于FPGA的LED大屏设计方案,采用自顶向下的设计思想,设计了基于FPGA的双口RAM和扫描控制电路,解决了传统LED大屏设计中,控制系统复杂﹑可靠性差的问题。

摘要:介绍了一种基于FPGA的LED大屏设计方案,采用自顶向下的设计思想,设计了基于FPGA的双口RAM和扫描控制电路,解决了传统LED大屏设计中,控制系统复杂﹑可靠性差的问题。

关键词:单片机,FPGA, LED大屏幕,双口RAM
              
目前采用的LED大屏幕显示系统的控制电路,大多由单个或多个CPU及复杂的外围电路组成,这种电路设计,单片机编程比较复杂,整个电路的调试比较麻烦,可靠性和实时性很难得到保证。针对这种情况,介绍一种基于cyclone EP1C6的LED大屏幕设计方案,该设计方案无须外挂FLASH  ROM和RAM,无须任何外部功能电路,所有功能均由一片cyclone EP1C6和一片单片机SPCE061A来实现,具有数据处理速度快、可靠性高的特点。其中FPGA内部双口RAM的运用,为不同总线间的数据通信提供了一个新的解决方案。 

1  系统结构及功能概述
              
设计对象是一块具有192×128个红色LED点阵的电子屏。整块电子屏是模块化的结构,每4个16×16的点阵块为一个单元,共3×8个这样的单元。屏上要求连续显示5屏内容,且每屏具有上下左右移动等动画效果,实际应用中主控制室距离电子屏约为200米。结合设计对象的要求和大屏幕设计的特点,系统结构框图如图1所示。
              

                                           图1  系统框图
              
LED大屏设计系统由三个主要单元组成:上位机图象/文字编辑与发送部分单元、主控板单元、LED电子屏。系统上位机由一台PC机来控制,主要是编辑、发送图象/文字信息到主控板,而主控板对这些数据进行处理后发送到大屏幕上显示出来。

2     系统硬件设计
              
系统硬件设计主要是对主控板的设计,主控板的主要功能包括:数据通讯、数据存储、数据处理、扫描控制等。传统LED大屏设计由作为数据存储器的FLASH ROM和数据处理缓存器的RAM、CPU和可编程逻辑器件FPGA/CPLD、作为数据扫描缓冲区的RAM组成,其结构如图2所示。 


                           图2 传统LED大屏设计主控板结构图
              
传统主控板硬件设计需要较多的外围器件(有的设计中还不止一个CPU和CPLD),不仅硬件结构和连线复杂,而且设计成本较高。此外,由于LED大屏幕数据量很大,各个分立存储器之间、单片机与FPGA/CPLD之前数据实时可靠的传输也是一个问题。为解决这些问题,主控板硬件电路的设计选用一片凌阳单片机SPCE061A和一片FPGA cyclone EP1C6,其结构框图如图3所示。 


              
2.1 cyclone EP1C6和SPCE061A简介

cyclone EP1C6是Altera推出的一款高性价比FPGA,工作电压3.3V,内核电压1.5V。采用0.13μm工艺技术,全铜SRAM工艺,其密度为5980个逻辑单元,包含20个128×36位的RAM块(M4K模块),总的RAM空间达到92160位。内嵌2个锁相环电路和一个用于连接SDRAM的特定双数据率接口,工作频率高达200MHz[3]。

SPCE061A是凌阳科技推出的一款16位微控制器,内嵌32K字FLASH和2K字SRAM,并集成了ICE仿真电路接口﹑通用I/O端口﹑定时器/计数器﹑中断控制﹑CPU时钟﹑模数转换器A/D﹑DAC输出﹑通用异步串行输入输出接口、串行输入输出接口﹑低电压检测/低电压复位﹑看门狗等功能。CPU最高可工作在49MHz的主频下,较高的处理速度使SPCE061A能够非常容易、快速地处理复杂的数字信号[1]。
              
2.2主控板结构及功能
              
主控板结构如图3所示,上位机发送的数据通过双绞传送到RS422接收模块[2],经转换后送至单片机,由单片机的IOB7口以UART中断的方式接收上位机发送的数据。单片机将接收的串口数据以两个字节为单位逐一写入内置的FLASH中。单片机内部的2K字SRAM在此作为一个缓存区,每次单片机要向FPGA中写一屏新的数据时,先按特定的地址从FLASH中读出数据并存放到SRAM中,再将SRAM的数据并行写到FPGA的双口RAM中。

FPGA在其内部配置一个双口RAM缓存单片机写入的数据,同时将这些数据按照大屏的结构和扫描电路的特点,从双口RAM中有选择性地读出,并将读出的数据由并转串,按照一定的时序对大屏点阵进行、列扫描,这个时序也是由FPGA产生的。扫描数据和时序控制信号从FPGA的I/O口输出后,经过一个由74LS245构成的隔离驱动电路送至大屏幕。

2.3基于FPGA的双口RAM的配置
              
基于FPGA的双口RAM的配置是本设计的独特之处。RAM作为中介将单片机送来的数据在LED电子屏上显示出来,由于数据显示是一种动态扫描方式,若采用一个RAM区,单片机在写RAM时,FPGA只能处于等待状态,FPGA读RAM时,单片机写数据也无法同时进行,导致屏幕刷新频率降低,动态扫描不连续,影响屏幕的显示效果。因此设计了两个同样大小的RAM区:A区和B区。当单片机写A区时,  FPGA读B区的数据,单片机写B区时,FPGA读A区的数据。此外,由于FPGA扫描模块可以达到很高的扫描速率,而单片机的运行速率则相对较低,且两个模块间有大量的数据交换,为此选择高速双口RAM,一方面保证单片机和FPGA同时读写数据,另一方面保证了数据的处理速度。

cyclone EP1C6提供了20个具有异步﹑双端口﹑带寄存器输入口﹑可选择的带寄存器输出口的存储模块—M4K模块,每个M4K模块的存储容量为4Kbit。在QUARTUS软件中进行简单的设置,就可以将M4K模块配置成双口RAM,数据和地址的位宽可根据实际需要进行选择。本文设计的RAM可容纳两屏的数据,数据位宽为16位,地址为12位,其中地址的最高位作RAM分区用,每个区存储一屏的数据,两屏读写同时进行,双口RAM的配置如图4所示。 


                                               图4   双口RAM配置
              
其中wren是单片机往FPGA中写入数据的写使能信号,wraddress[11..0]是写的地址信号,wrclock是写时钟,data[15..0]是写的数据,rdaddress[11..0]是读的地址信号,rdclock是读数据的时钟信号,q[15..0]是读出的数据。

2.4基于FPGA的独立扫描单元
              
点阵模块是红色LED共阴模块,4块16×16点阵模块连接成64×16点阵作为一个单元进行控制,整个大屏有3×8个这样的单元。将LED的公共接口作为行控制,行扫描信号同时控制着一行中多个LED的通断,以每个LED流过的电流为10mA计算,一个单元有64列,行扫描信号至少得提供1A左右的电流,因此,在扫描信号送到LED之前必须经过一个三极管以提高驱动能力。三极管选用高速中功率达林顿管TIP127,它的集电极吸收电流最大可达5A,保证行驱动能力。由于点阵的每行需要一个三极管驱动,所以一个64×16的单元块需要16个TIP127。行扫描电路采用带锁存的移位寄存器74LS595来控制,每片74LS595控制8行点阵的选通与否。由于采用的扫描方式为每隔8行数据同时扫描,一片74LS595每次只能点亮一行的数据,每行点亮的时间相等即占空比为1/8,因此屏幕亮度非常均衡。

列扫描电路的功能是把要显示的行对应的列数据送到LED的阴极,列扫描也是由74LS595控制的。本文设计的屏幕的硬件结构特点是:每8行LED的阴极是连在一起的,每片74LS595控制8列数据,每隔8行同时扫描,对于一个64×16的点阵单元,共需要8×2个74LS595控制,每行上的74LS595都是级联起来的。每完成一次列扫描,FPGA都要输出一个锁存信号给74LS595以锁存列数据,接着输出行扫描信号点亮对应的行,再对行扫描数据进行锁存,如此循环往复实现整个大屏幕的动态实时显示功能[4]。

由于FPGA在行列扫描之前已经对数据进行并串转换,数据都是串行输出的,每隔8行同时扫描,整个屏幕行扫描只需占用1个I/O口,列扫描只需占用16个I/O口,从而大大减少了对I/O的占用。采用FPGA设计扫描逻辑,扫描的关键不在是硬件连接,而是对芯片资源的配置。 

 3  软件设计
              
系统的软件设计由三部分组成:上位机图象/文字编辑与发送软件设计,单片机控制单元软件设计,FPGA控制单元软件设计。
              
3.1 上位机软件设计
              
上位机的图象/文字编辑与发送软件由Visual Basic编写,只须在界面中将屏幕大小设置为192×128,串口选择COM1或COM2,波特率设置为9600,设置每屏起始地址和要发送的屏数,调入包含相关信息的文件,点击“发送”按钮即可。该软件适用于任何大小彩色/单色屏,提供了丰富的图形/文字编辑﹑修改功能,也可以直接调用WINDOWS中的16色画图文件(*.bmp)。

3.2  单片机控制单元软件设计
              
单片机控制单元的软件设计主要实现三大功能:串行数据接收和存储、数据输出和图象显示方式变换。串行数据接收部分主要是通过UART中断接收并保存数据。图象显示方式变换部分实现图象的变换如上移、下移、左移、右移等以实现丰富多彩的图象显示效果。单片机软件设计是在凌阳科技的集成开发环境unSP IDE下完成的,主要由一个C文件和一个ASM文件组成,C文件包括5屏数据的循环送显和图像显示方式变换,汇编文件包括中断服务子程序和其他函数调用的子程序。

3.3 FPGA控制单元软件设计
              
FPGA控制单元的设计是在QUARTUSII环境下完成,并用硬件描述语言VHDL描述,主要功能是配置双口RAM、设计扫描控制电路。该单元的软件设计模块如图5所示。 

                   
                                  图5 FPGA控制单元软件设计框图
              
双端口RAM的配置完全通过在QUARTUS环境中设置菜单实现,配置完成后将自动生成一个VHDL文件,描述双口RAM的内部逻辑功能,双口RAM在整个程序设计作为一个元件调用。

基于FPGA的扫描模块的软件设计如下:首先对FPGA总时钟clk进行64分频得到clk1,clk1的低电平其间FPGA读取双口RAM的数据,每4个clk周期读一个16位的数据,共读出16个数。clk1的高电平期间FPGA进行列扫描,每2个clk周期同时输出16个数的1位,共32个周期将这16个数由并转串输出到16根数据线上,由于单片机写RAM的速度低于FPGA对数据的处理速度,剩下的32个clk周期用于等待单片机完成一个区的写操作。12个clk1周期后,一行的数据全部扫描完毕,FPGA输出一个列锁存信号给74LS595锁存这些数据,同时输出行扫描信号和行锁存信号,接着扫描第二行,由于采用16根数据线进行隔8行扫描,整个LED电子屏128行只要完成8次行扫描即可,时序如图6所示。 


                                      图6 扫描时序图
           
5   结束语

              
通过采用自顶向下的设计思想,运用EDA技术实现FPGA内部双口RAM的配置和扫描控制电路的设计,将复杂的系统设计集成在一起,只需一片FPGA就可以实现所需的功能,高集成度带来的不仅是成本降低,还提高了系统的稳定性和可靠性。基于cyclone EP1C6 的LED 大屏设计方案已成功应用于我院的LED图文发布电子屏,实践证明:本系统能以多种播出方式显示各种字体和型号的文字和图形信息,与同类设计相比,画面清晰、性能稳定、操作使用简单,具有很好的应用前景。

参考文献
              
1 罗亚非.  凌阳16位单片机应用基础. 北京:北京航空航天大学出版社,2003;12:163~173
              
2 石东海.  单片机数据通信技术从入门到精通. 西安:西安电子科技大学出版社,2002;11:104~109
              
3 潘松,黄继业.  EDA技术实用教程. 北京:科学出版社,2002;10:231~237
              
4 李爱国. 模块化LED电子大屏幕的设计与实现. 计算机应用研究,1998;2:74~75

责任编辑:
免责声明: 本文仅代表作者个人观点,与 OFweek显示网 无关。其原创性以及文中陈述文字和内容未经本站证实, 对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺,请读者仅 作参考,并请自行核实相关内容。

我来说两句

(共0条评论,0人参与)

请输入评论

请输入评论/评论长度6~500个字

您提交的评论过于频繁,请输入验证码继续

暂无评论

暂无评论

  • 光电工程
  • 显示屏
  • 制程工程
  • 猎头职位
更多
文章纠错
x
*文字标题:
*纠错内容:
联系邮箱:
*验 证 码: